用钼缩放内存 – 悠悠畅享SEO

钼作为当今半导体制造中常用的各种金属的替代品，尤其是在前沿节点上，看起来越来越有希望。

芯片制造商正在一个接一个地将先进节点的金属从清单上划掉。虽然钌衬里几乎可以生产，但这种金属还没有准备好在高度规模的互连中取代铜。钌非常昂贵，目前的制造工艺也无济于事。此外，imec 研究员 Zsolt Tőkei 表示，大马士革方案中“过度沉积和抛光”步骤产生的废物量也是一个严重的问题。虽然减材金属化减少了废物量，但它需要对整个过程进行更重大、更昂贵的改变。

铜并不是唯一跑道较短的金属。晶体管触点、内存中的字线和类似应用通常使用钨、钴和其他金属，而不是铜。尽管如此，它们仍面临许多与铜相同的缩放问题。与铜一样，钨也会随着特征尺寸的缩小而增加电阻率。它还需要阻隔层以避免介电污染。在 3D NAND 器件中，铠侠的研究人员报告说，WF 中的氟残留物6通常用于钨沉积的前驱体可能会被困在空隙中，最终侵蚀周围的介电材料。 [⁠1] 随着特征的缩小和电流密度的增加，钨还面临着电迁移问题。

那么下一步是什么？对于这些应用，钼似乎是一个越来越有吸引力的选择——至少目前是这样——。根据 Tőkei 的说法，相对于现有材料和钌等替代品，它具有多种优势。它比钨具有更好的电阻率，不需要阻挡层，并且与钌相比，它更便宜，并且对电介质的附着力更好。

阻挡更小，电阻

更小钼作为混合金属化方案中的无阻挡接触金属特别有吸引力，其中预填充过孔后面是铜大马士革线。由于过孔或其他垂直特征底部的屏障会串联放置额外的电阻，因此底部阻挡在接触和过孔电阻中占主导地位。

Lam Research 高级半导体工艺和集成工程师 TaeYeon Oh 和他的研究人员同事表明，与传统的铜双大马士革设计相比，无屏障混合钼方案可以将整体电阻降低约 56%。他们的工作在最近的 IEEE 互连技术会议上进行了展示。[2]

图1：Lam Research的ALTUS工具，它结合了CVD和ALD来改善先进金属化应用中的钼沉积。资料来源：泛林集团

Tőkei 说，将钼与这样的工艺流程集成可能只需要除了金属沉积模块本身之外的几乎没有什么改变。钼比钌更容易氧化，因此更容易被 CMP 去除。

然而，imec 的 Jean-Philippe Soulié 及其同事的一项彻底分析警告说，金属的体积特性在评估其在实际设备中的性能价值有限。对于钼——与其他纳米线一样——电、热和电迁移特性都取决于沉积薄膜的晶粒尺寸和晶界结构。反过来，这些取决于前体、工艺参数、底层电介质的表面特性等。[⁠3]

管理电迁移

界面和晶界是电迁移的主要途径，同时也会导致电子散射和电阻率下降。对于钼集成，金属沉积模块需要能够处理MoO等固体前体2氯2和 MoCl5.一般来说，固体前体在半导体制造中变得越来越普遍，除了钼之外，还有铪、铝和钨的氯基前体。然而，相对于气体甚至液体前体，固体的热稳定性往往较差，并且材料通量也不太均匀。

Lam Research 的研究人员在工艺工程师 David Mandia 介绍的工作中表示，他们通过循环沉积技术实现了精确的晶粒尺寸控制，根据需要混合基于热和等离子体的工艺以达到预期的结果。他们表明，大晶粒钼膜对于成功整合至关重要。在他们的工作中，小晶粒钼的电阻率显示出与钨相当的厚度依赖性。相比之下，大晶粒钼的电阻率对厚度的依赖性要小得多，在厚度低于约7nm时优于钨、钌，甚至铜。[⁠4]

图2：不同金属在不同厚度下的电阻率。资料来源：imec

当钼中确实存在晶界时，掺杂钴等元素有助于减少散射，正如韩国科学技术院研究人员 Yeongjun Lim 和 Mincheol Shin 的一项模拟研究所所显示的那样。在低浓度下，由于电荷补偿效应，电阻率降低。然而，在较高浓度下，电阻率急剧增加。额外的杂质态导致载流子定位，破坏电子传输。 [⁠5]

在背面电源应用中，预测金属行为尤其具有挑战性。背面电源设计旨在减小标准电池尺寸。然而，结果，背面电源网络增加了电流密度，从而增加了电迁移的风险。由于类似的原因，它们也容易出现热点。

虽然背面电源配置中的电迁移和散热尚未得到彻底分析，但钼具有一些明显的优势。作为一种难熔金属，即使在非常高的温度下，它也具有机械稳定性。与电介质的附着力更好，使其不太可能形成空隙。它也是比钌更好的热导体。由于所有这些原因，钼可能比钌更成功地抵抗电迁移，尽管这两种金属都应该给出可接受的结果。中山大学研究员蔡琳林解释说，更好的电迁移电阻可以让设计人员将晶体管封装得更紧密，从而减少整体器件面积。[6]

虽然还需要更多的实验结果，但早期的钼整合研究已经很有希望。铠侠小组发现，钼相对于钨较低的电阻率使他们能够在保持 RC 恒定的同时将字线间距降低 7.3%。内存空隙间距缩小了 3.7% 以上，位密度总体提高了 16.3%。